//#########################################  
//# GPIO  generic  
//# relative addresses  
//#########################################  
  
#define GPIO_DR0 0x00 //  32bit gpio pta data direction reg
#define GPIO_GDIR0 0x04 //  32bit gpio pta output config 1 reg
#define GPIO_PSR0 0x08 //  32bit gpio pta output config 2 reg
#define GPIO_ICR1 0x0C //  32bit gpio pta input config A1 reg
#define GPIO_ICR2 0x10 //  32bit gpio pta input config A2 reg
#define GPIO_IMR 0x14 //  32bit gpio pta input config B1 reg
#define GPIO_ISR 0x18 
  
//#########################################  
//# GPIO1                                #  
//# $53FCC000to $53FCFFFF             #  
//#########################################  
#define GPIO1_BASE_ADDR 0x53FCC000 
#define GPIO1_DR0 (GPIO1_BASE_ADDR+0x00) //  32bit gpio pta data direction reg
#define GPIO1_GDIR0 (GPIO1_BASE_ADDR+0x04) //  32bit gpio pta output config 1 reg
#define GPIO1_PSR0 (GPIO1_BASE_ADDR+0x08) //  32bit gpio pta output config 2 reg
#define GPIO1_ICR1 (GPIO1_BASE_ADDR+0x0C) //  32bit gpio pta input config A1 reg
#define GPIO1_ICR2 (GPIO1_BASE_ADDR+0x10) //  32bit gpio pta input config A2 reg
#define GPIO1_IMR (GPIO1_BASE_ADDR+0x14) //  32bit gpio pta input config B1 reg
#define GPIO1_ISR (GPIO1_BASE_ADDR+0x18) 
  
  
//#########################################  
//# CSPI   generic  
//# relative addresses  
//#########################################  
  
#define CSPI_RXDATA 0x00 //  32bit CSPI receive data reg
#define CSPI_TXDATA 0x04 //  32bit CSPI transmit data reg
#define CSPI_CONREG 0x08 //  32bit CSPI control reg
#define CSPI_INTREG 0x0C //  32bit CSPI interrupt stat/ctr reg
#define CSPI_DMAREG 0x10 //  32bit CSPI test reg
#define CSPI_STATREG 0x14 //  32bit CSPI sample period ctrl reg
#define CSPI_PERIODREG 0x18 //  32bit CSPI dma ctrl reg
#define CSPI_TESTREG 0x1C //  32bit CSPI soft reset reg
  
//#########################################  
//# CSPI1                                 #  
//# $43FA_4000 to $43FA_7FFF              #  
//#########################################  
#define CSPI1_BASE_ADDR 0x43FA4000 
#define CSPI1_RXDATA (CSPI1_BASE_ADDR+0x00) //  32bit cspi1 receive data reg
#define CSPI1_TXDATA (CSPI1_BASE_ADDR+0x04) //  32bit cspi1 transmit data reg
#define CSPI1_CONREG (CSPI1_BASE_ADDR+0x08) //  32bit cspi1 control reg
#define CSPI1_INTREG (CSPI1_BASE_ADDR+0x0C) //  32bit cspi1 interrupt stat/ctr reg
#define CSPI1_DMAREG (CSPI1_BASE_ADDR+0x10) //  32bit cspi1 test reg
#define CSPI1_STATREG (CSPI1_BASE_ADDR+0x14) //  32bit cspi1 sample period ctrl reg
#define CSPI1_PERIODREG (CSPI1_BASE_ADDR+0x18) //  32bit cspi1 dma ctrl reg
#define CSPI1_TESTREG (CSPI1_BASE_ADDR+0x1C) //  32bit cspi1 soft reset reg
  
//#########################################  
//# CSPI2                                 #  
//# $5001_0000 to $5001_3FFF              #  
//#########################################  
#define CSPI2_BASE_ADDR 0x50010000 
#define CSPI2_RXDATA (CSPI2_BASE_ADDR+0x00) //  32bit cspi2 receive data reg
#define CSPI2_TXDATA (CSPI2_BASE_ADDR+0x04) //  32bit cspi2 transmit data reg
#define CSPI2_CONREG (CSPI2_BASE_ADDR+0x08) //  32bit cspi2 control reg
#define CSPI2_INTREG (CSPI2_BASE_ADDR+0x0C) //  32bit cspi2 interrupt stat/ctr reg
#define CSPI2_DMAREG (CSPI2_BASE_ADDR+0x10) //  32bit cspi2 test reg
#define CSPI2_STATREG (CSPI2_BASE_ADDR+0x14) //  32bit cspi2 sample period ctrl reg
#define CSPI2_PERIODREG (CSPI2_BASE_ADDR+0x18) //  32bit cspi2 dma ctrl reg
#define CSPI2_TESTREG (CSPI2_BASE_ADDR+0x1C) //  32bit cspi2 soft reset reg
  
//#########################################  
//# CSPI3  
//# $53F8_4000 to $53F87FFF  
//#########################################  
#define CSPI3_BASE_ADDR 0x53F84000 
#define CSPI3_RXDATA (CSPI3_BASE_ADDR+0x00) //  32bit cspi3 receive data reg
#define CSPI3_TXDATA (CSPI3_BASE_ADDR+0x04) //  32bit cspi3 transmit data reg
#define CSPI3_CONREG (CSPI3_BASE_ADDR+0x08) //  32bit cspi3 control reg
#define CSPI3_INTREG (CSPI3_BASE_ADDR+0x0C) //  32bit cspi3 interrupt stat/ctr reg
#define CSPI3_DMAREG (CSPI3_BASE_ADDR+0x10) //  32bit cspi3 test reg
#define CSPI3_STATREG (CSPI3_BASE_ADDR+0x14) //  32bit cspi3 sample period ctrl reg
#define CSPI3_PERIODREG (CSPI3_BASE_ADDR+0x18) //  32bit cspi3 dma ctrl reg
#define CSPI3_TESTREG (CSPI3_BASE_ADDR+0x1C) //  32bit cspi3 soft reset reg